IBM bắt tay Lam Research tạo chip nhỏ hơn 1 nm

Theo thỏa thuận vừa công bố, hai bên đặt mục tiêu sử dụng công nghệ in khắc cực tím xa có độ mở ống kính lớn (High NA EUV), kết hợp với công nghệ chất quang dẫn khô Aether với mục tiêu phá vỡ giới hạn vật lý để sản xuất dòng chip logic dưới 1 nm (nanomet). Các hoạt động nghiên cứu sẽ được triển khai tại tổ hợp công nghệ NanoTech Albany của IBM ở New York.

Nanomet về mặt kỹ thuật đề cập chiều rộng của cổng trên bóng bán dẫn. Cổng càng nhỏ càng cho phép ép càng nhiều bóng bán dẫn hơn vào cùng một khu vực, giúp bộ xử lý mạnh hơn. Trước đây, bóng bán dẫn có kích thước một centimet, sau đó được đo bằng milimet. Ngày nay, chúng đã thu về mức nanomet (nm), chỉ tương đương đường kính DNA của con người. Chip tiên tiến nhất hiện đạt 2 nm.

Hơn một thập kỷ qua, liên minh IBM và Lam Research đóng góp quan trọng vào tiến trình 7 nm và kiến trúc bóng bán dẫn nanosheet. Năm 2021, IBM công bố chip 2 nm đầu tiên trên thế giới cũng từ sự hợp tác này.

Ở giai đoạn mới, trọng tâm sẽ chuyển sang việc xác thực toàn bộ quy trình sản xuất cho kiến trúc nanosheet (xếp chồng các tấm silicon), nanostack (xếp chồng nhiều lớp nanosheet để tăng mật độ và hiệu năng) và công nghệ cấp nguồn mặt sau. Với các tiến trình siêu nhỏ, công nghệ in khắc EUV truyền thống dựa trên chất quang dẫn khuếch đại hóa học ướt bắt đầu bộc lộ hạn chế về độ sai số. Ngược lại, công nghệ Aether của Lam Research sử dụng chất quang dẫn khô, được lắng đọng qua các tiền chất pha hơi thay vì phủ quay và được phát triển bằng quy trình khô dựa trên plasma.

Theo Lam Research, các hợp chất hữu cơ, kim loại trong Aether hấp thụ ánh sáng EUV gấp 3-5 lần so với vật liệu gốc carbon truyền thống. Điều này giúp giảm liều lượng tiếp xúc cần thiết trên mỗi tấm wafer, hỗ trợ duy trì việc tạo mô hình đơn bản ở các tiến trình tiên tiến mà không cần đến phương pháp đa bản tốn kém. Hồi tháng 1, Lam Research cho biết một nhà sản xuất bộ nhớ hàng đầu đã chọn Aether làm công cụ sản xuất chính cho các tiến trình DRAM tiên tiến.

IBM và Lam Research cũng sẽ tập trung vào kiến trúc bóng bán dẫn nanosheet, công nghệ chồng nhiều tấm silicon mỏng lên nhau để tăng dòng điện mà không làm tăng diện tích thiết bị. Các nhóm nghiên cứu sẽ xây dựng và xác thực quy trình cho cả thiết bị nanosheet và nanostack, song song với công nghệ cấp nguồn từ mặt sau. Việc đưa đường dẫn điện xuống mặt dưới tấm wafer giúp giải phóng các lớp kết nối mặt trước, tạo không gian tối ưu cho việc truyền tín hiệu.

Hai công ty cho biết trong thông báo chung: "Những khả năng này cho phép các mô hình High NA EUV được chuyển đổi thành các lớp thiết bị thực tế với hiệu suất cao, mở đường cho việc tiếp tục thu nhỏ kích thước và cải thiện hiệu năng cho các thiết bị logic tương lai".

Theo Định luật Moore do Gordon Moore, nhà đồng sáng lập Intel, đưa ra năm 1965, số bóng bán dẫn (transistor) trên mạch tích hợp sẽ tăng gấp đôi mỗi năm, sau đó được sửa đổi thành chu kỳ 18 tháng. Phát hiện này cũng trở thành nền móng cho một dự báo khác: nhân đôi số bóng bán dẫn đồng nghĩa tăng gấp đôi hiệu suất của CPU theo chu kỳ tương tự.

Định luật Moore định hình sự phát triển của ngành công nghiệp chip trong nhiều thập kỷ. Những bước tiến trong quá trình thu nhỏ chip thúc đẩy toàn bộ ngành công nghiệp từ PC, điện thoại thông minh cho đến làn sóng gần nhất là chip xử lý cho AI. Cuộc đua cũng khiến nhiều công ty như TSMC, Intel, Samsung... chi hàng tỷ USD mỗi năm để làm ra những mẫu chip với kích cỡ bóng bán dẫn nhỏ hơn nữa, đẩy Định luật Moore đến giới hạn.

"Nếu Định luật Moore thực sự đạt đến giới hạn, nó sẽ gây ảnh hưởng rất lớn cho ngành bán dẫn", Chiang Shang-yi, cựu giám đốc nghiên cứu và phát triển của TSMC, nhận định. "Nếu không có giải pháp, 20 năm nữa, lĩnh vực chip có nguy cơ trở thành ngành công nghiệp truyền thống, thay vì ngành công nghệ cao như hiện nay".

Huy Đức (Theo Tom's Hardware, IBM)